第六章 · 硅片上的摩天楼

上一章在地图上看工厂，这一章钻进工厂里面。很多人对芯片制造的想象停留在「很高科技」四个字上，但真正决定三星和海力士胜负的，不是某一项黑科技，而是几千道工序堆出来的一个朴素数字：良率。看懂制造，才能看懂护城河。

造芯片 = 盖一座纳米级的楼

芯片制造的原材料是沙子提纯出的硅，拉成单晶硅锭，切成直径 300 毫米、不到一毫米厚的圆片——晶圆。然后这片晶圆要在无尘室里待上两三个月，重复几百遍同样的一组动作：

• 沉积：往晶圆表面铺一层薄膜材料，像刷漆；
• 光刻：用光透过印着电路图的「底片」（光掩膜），把图案缩印到晶圆上，原理和暗房洗照片一样，只是图案的线宽只有头发丝的几千分之一；
• 刻蚀：把没被光保护住的部分挖掉，图案就此定型；
• 然后清洗、注入掺杂、再铺下一层……循环几十上百次，一座几十层的纳米大楼就盖好了。

整个过程里，最贵也最关键的是光刻。要在更小的面积里塞进更多存储单元，就得用波长更短的光——当今的极限是 EUV（极紫外光刻，波长 13.5 纳米，比可见光短几十倍）。EUV 光刻机一台近两亿美元，全球只有荷兰 ASML 一家能造，一年产量几十台，是所有存储厂排队争抢的稀缺货。第七章会专门讲它。

DRAM 的死磕：把杯子做得又细又高

第二章说过，DRAM 的一个比特是一只装电的「杯子」（电容）。微缩的意思是：杯子数量要翻倍，但每只杯子的容量不能小——容量小了，信号弱到读不出来。于是几十年来工程师做的事就是把杯子做得越来越细、越来越高，像在地皮不变的情况下把楼越盖越瘦高。今天最先进 DRAM 的电容，深宽比（高度比直径）已经达到几十比一，制造难度可想而知。

行业里用 1a、1b、1c 这样的代号标记 DRAM 代际（大致对应 14、12、11 纳米量级——注意这已经是营销代号，不再是真实的物理尺寸）。每一代微缩，存储密度提高两三成，成本相应下降。但这条路快走到头了：杯子细到一定程度，相邻杯子之间的电干扰、漏电流都开始失控，物理学开始收过路费。这正是 HBM 等「封装换密度」路线崛起的大背景（第八章）。

NAND 的转身：盖不动平房就盖摩天楼

NAND 的故事更富戏剧性。它的存储单元（关电子的「小房间」）原本也是在平面上微缩的，但缩到 15 纳米左右时撞了墙：小房间之间挨得太近，电子互相串门，数据不可靠。继续缩平面是死路。

2013 年，三星率先量产了换赛道的产品——3D NAND：别在平面挤了，把存储单元垂直摞起来。工艺上等于在晶圆上先盖一栋「楼坯」，再用一把超级刻蚀刀，从楼顶一口气打几百口几十微米深的竖井，在井壁上做出存储单元。层数就是容量：从最早的 24 层、48 层，一路卷到今天的两百多层、三百层，下一代瞄准四百层以上。层数太多一口井打不动，就分两三段打完再对准拼接；再后来干脆把「控制电路」和「存储楼层」分开造在两片晶圆上，最后像三明治一样键合在一起——这条路线的代表作是长江存储的 Xtacking 架构，三星、海力士下一代超高层产品也在走向类似的键合思路。

真正的胜负手：良率

以上所有工艺，三星会，海力士会，美光也会，差别在哪？在良率。

一片晶圆的制造成本基本固定——设备、电力、人力摊下来，造一片晶圆的成本和上面能切出多少颗好芯片无关。一片晶圆如果 90% 的芯片是好的，每颗摊到的成本就低；如果只有 50% 是好的，等于一半的晶圆白造了。良率（一片晶圆上合格芯片的比例）因此直接决定每 GB 的成本，而在大宗商品生意里，成本就是生死。

良率不是买回来的，是「喂」出来的：新产线投产，头几个月良率可能只有两三成，工程师要在海量生产数据里找规律——哪道工序的温度偏了、哪台设备的颗粒多了——一个参数一个参数地调，良率曲线才一点点爬上去。这套「调参的手感」无法写成专利、买不来授权，只存在于产线和工程师的日常里，是存储厂最深的秘密：各家连自家良率数字都讳莫如深。

这也顺手解释了一个大问题：为什么存储业没有台积电式的代工？逻辑芯片可以把「设计」和「制造」分家（英伟达设计、台积电制造），因为逻辑芯片的价值大半在设计。存储芯片没有差异化设计可言，价值全在制造工艺本身——找人代工等于把命根子交出去。所以存储厂全是 IDM（设计制造一体，自己设计自己造），三星、海力士、美光无一例外。

现在你知道楼是怎么盖的了。但盖这座楼用的「起重机」和「水泥」——设备和材料——却几乎不在韩国人自己手里。下一章讲上游，那是这个帝国真正的咽喉。